unsigned long mask;
        unsigned long flags;
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
 
        mask = readl(bank->eint_base + reg_mask);
        mask |= 1 << irqd->hwirq;
        writel(mask, bank->eint_base + reg_mask);
 
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 }
 
 static void exynos_irq_ack(struct irq_data *irqd)
        if (irqd_get_trigger_type(irqd) & IRQ_TYPE_LEVEL_MASK)
                exynos_irq_ack(irqd);
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
 
        mask = readl(bank->eint_base + reg_mask);
        mask &= ~(1 << irqd->hwirq);
        writel(mask, bank->eint_base + reg_mask);
 
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 }
 
 static int exynos_irq_set_type(struct irq_data *irqd, unsigned int type)
        shift = irqd->hwirq * bank_type->fld_width[PINCFG_TYPE_FUNC];
        mask = (1 << bank_type->fld_width[PINCFG_TYPE_FUNC]) - 1;
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
 
        con = readl(bank->pctl_base + reg_con);
        con &= ~(mask << shift);
        con |= EXYNOS_PIN_FUNC_EINT << shift;
        writel(con, bank->pctl_base + reg_con);
 
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 
        return 0;
 }
        shift = irqd->hwirq * bank_type->fld_width[PINCFG_TYPE_FUNC];
        mask = (1 << bank_type->fld_width[PINCFG_TYPE_FUNC]) - 1;
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
 
        con = readl(bank->pctl_base + reg_con);
        con &= ~(mask << shift);
        con |= EXYNOS_PIN_FUNC_INPUT << shift;
        writel(con, bank->pctl_base + reg_con);
 
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 
        gpiochip_unlock_as_irq(&bank->gpio_chip, irqd->hwirq);
 }
 
        shift = pin * bank_type->fld_width[PINCFG_TYPE_FUNC];
        mask = (1 << bank_type->fld_width[PINCFG_TYPE_FUNC]) - 1;
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
 
        val = readl(reg);
        val &= ~(mask << shift);
        val |= bank->eint_func << shift;
        writel(val, reg);
 
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 }
 
 static int s3c24xx_eint_type(struct irq_data *data, unsigned int type)
 
                reg += 4;
        }
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
 
        data = readl(reg + type->reg_offset[PINCFG_TYPE_FUNC]);
        data &= ~(mask << shift);
        data |= func->val << shift;
        writel(data, reg + type->reg_offset[PINCFG_TYPE_FUNC]);
 
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 }
 
 /* enable a specified pinmux by writing to registers */
        width = type->fld_width[cfg_type];
        cfg_reg = type->reg_offset[cfg_type];
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
 
        mask = (1 << width) - 1;
        shift = pin_offset * width;
                *config = PINCFG_PACK(cfg_type, data);
        }
 
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 
        return 0;
 }
        struct samsung_pin_bank *bank = gpiochip_get_data(gc);
        unsigned long flags;
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
        samsung_gpio_set_value(gc, offset, value);
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 }
 
 /* gpiolib gpio_get callback function */
        unsigned long flags;
        int ret;
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
        ret = samsung_gpio_set_direction(gc, offset, true);
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
        return ret;
 }
 
        unsigned long flags;
        int ret;
 
-       spin_lock_irqsave(&bank->slock, flags);
+       raw_spin_lock_irqsave(&bank->slock, flags);
        samsung_gpio_set_value(gc, offset, value);
        ret = samsung_gpio_set_direction(gc, offset, false);
-       spin_unlock_irqrestore(&bank->slock, flags);
+       raw_spin_unlock_irqrestore(&bank->slock, flags);
 
        return ret;
 }
                bank->eint_offset = bdata->eint_offset;
                bank->name = bdata->name;
 
-               spin_lock_init(&bank->slock);
+               raw_spin_lock_init(&bank->slock);
                bank->drvdata = d;
                bank->pin_base = d->nr_pins;
                d->nr_pins += bank->nr_pins;
 
        struct gpio_chip gpio_chip;
        struct pinctrl_gpio_range grange;
        struct exynos_irq_chip *irq_chip;
-       spinlock_t slock;
+       raw_spinlock_t slock;
 
        u32 pm_save[PINCFG_TYPE_NUM + 1]; /* +1 to handle double CON registers*/
 };