* other fields
         */
 
-       ah->wow_event_mask |= BIT(pattern_count + AR_WOW_PAT_FOUND_SHIFT);
+       ah->wow.wow_event_mask |= BIT(pattern_count + AR_WOW_PAT_FOUND_SHIFT);
 
        if (pattern_count < 4) {
                /* Pattern 0-3 uses AR_WOW_LENGTH1 register */
         * register. This mask will clean it up.
         */
 
-       val &= ah->wow_event_mask;
+       val &= ah->wow.wow_event_mask;
 
        if (val) {
                if (val & AR_WOW_MAGIC_PAT_FOUND)
        if (ah->is_pciexpress)
                ath9k_hw_configpcipowersave(ah, false);
 
-       ah->wow_event_mask = 0;
+       ah->wow.wow_event_mask = 0;
 
        return wow_status;
 }
         * are from the 'pattern_enable' in this function and
         * 'pattern_count' of ath9k_hw_wow_apply_pattern()
         */
-       wow_event_mask = ah->wow_event_mask;
+       wow_event_mask = ah->wow.wow_event_mask;
 
        /*
         * Untie Power-on-Reset from the PCI-E-Reset. When we are in
        REG_CLR_BIT(ah, AR_PCU_MISC_MODE3, clr);
 
        ath9k_hw_set_powermode_wow_sleep(ah);
-       ah->wow_event_mask = wow_event_mask;
+       ah->wow.wow_event_mask = wow_event_mask;
 }
 EXPORT_SYMBOL(ath9k_hw_wow_enable);
 
  * of those types.
  */
 
+struct ath9k_hw_wow {
+       u32 wow_event_mask;
+};
+
 struct ath9k_hw_capabilities {
        u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
        u16 rts_aggr_limit;
        u32 ent_mode;
 
 #ifdef CONFIG_ATH9K_WOW
-       u32 wow_event_mask;
+       struct ath9k_hw_wow wow;
 #endif
        bool is_clk_25mhz;
        int (*get_mac_revision)(void);