#define SPRN_TSCR      0x399   /* Thread Switch Control Register */
 
 #define SPRN_DEC       0x016           /* Decrement Register */
+#define SPRN_PIT       0x3DB           /* Programmable Interval Timer (40x/BOOKE) */
+
 #define SPRN_DER       0x095           /* Debug Enable Register */
 #define DER_RSTE       0x40000000      /* Reset Interrupt */
 #define DER_CHSTPE     0x20000000      /* Check Stop */
 
 #define SPRN_L1CSR1    0x3F3   /* L1 Cache Control and Status Register 1 */
 #define SPRN_MMUCSR0   0x3F4   /* MMU Control and Status Register 0 */
 #define SPRN_MMUCFG    0x3F7   /* MMU Configuration Register */
-#define SPRN_PIT       0x3DB   /* Programmable Interval Timer */
 #define SPRN_BUCSR     0x3F5   /* Branch Unit Control and Status */
 #define SPRN_L2CSR0    0x3F9   /* L2 Data Cache Control and Status Register 0 */
 #define SPRN_L2CSR1    0x3FA   /* L2 Data Cache Control and Status Register 1 */
 
  */
 static inline u64 get_dec(void)
 {
-#if defined(CONFIG_40x)
-       return (mfspr(SPRN_PIT));
-#else
-       return (mfspr(SPRN_DEC));
-#endif
+       if (IS_ENABLED(CONFIG_40x))
+               return mfspr(SPRN_PIT);
+
+       return mfspr(SPRN_DEC);
 }
 
 /*
  */
 static inline void set_dec(u64 val)
 {
-#if defined(CONFIG_40x)
-       mtspr(SPRN_PIT, (u32) val);
-#else
-#ifndef CONFIG_BOOKE
-       --val;
-#endif
-       mtspr(SPRN_DEC, val);
-#endif /* not 40x */
+       if (IS_ENABLED(CONFIG_40x))
+               mtspr(SPRN_PIT, (u32)val);
+       else if (IS_ENABLED(CONFIG_BOOKE))
+               mtspr(SPRN_DEC, val);
+       else
+               mtspr(SPRN_DEC, val - 1);
 }
 
 static inline unsigned long tb_ticks_since(unsigned long tstamp)